在AI算力需求驱动下，先进封装的芯片系统面积正持续扩大。传统的CoWoS技术（圆形硅中介层）因受限于光罩尺寸与材料特性，已成为制约大尺寸AI芯片的瓶颈。

华泰证券在两份研报中，清晰地揭示了一个正在发生的产业变革：台积电正在用CoPoS技术（方形玻璃基板）取代传统的CoWoS技术，以突破先进封装的横向发展极限。

这一转型的核心原因在于：当芯片面积扩大至9.5倍以上光罩时，传统CoWoS面临翘曲、成本高及面积受限等物理瓶颈，而CoPoS具备尺寸更大、信号损耗更低、热膨胀系数可匹配硅等优势。据Trendforce信息，台积电已于2026年Q1启动CoPoS试产线建设，计划6月完成；苹果也已开始测试三星的玻璃基板用于AI封装。产业链向CoPoS迁移已实质性启动。

这对投资者意味着，玻璃基板、TGV（玻璃通孔）及RDL（重布线层）设备驱动的增量市场正在加速形成。虽然台积电大规模量产可能要到2028年，但在IC载板、CPO等领域的非中介层应用，落地速度或将超出市场预期。当前试验线已进入建设期，相关设备与材料供应商有望率先受益。

核心驱动力：当芯片大到“圆”装不下

台积电在其2026年北美技术论坛上公布的路线图，是解读这一切的关键。2024年，其先进封装面积为3.3个光罩（Reticle）；2026年提升至5.5个；2027年达9.5个。但最新的目标是：2028年达到14个光罩，2029年冲击40个以上。 14个光罩的封装面积已达约12000平方毫米，相当于两张扑克牌大小。

这种“大芯片”需求直接源自英伟达、谷歌TPU、苹果M-Ultra等AI巨头。然而，台积电目前主流的CoWoS-L方案（采用局部硅桥+有机RDL）在面对如此巨大的面积时，已面临严重的翘曲、工艺复杂度和物理上限问题。

解决方案就是“化圆为方”。CoPoS（Chip on Panel on Substrate）用方形玻璃面板替代圆形硅中介层。玻璃的优势在于：1）面积可做得更大，不受圆形晶圆束缚；2）信号损耗极低，适配高频；3）热膨胀系数可调至与芯片匹配，减缓翘曲；4）TGV通孔深宽比可达50:1，远超硅通孔（TSV）的10:1，互联密度更高。

增量机遇：TGV与RDL设备成“卖铲人”

CoPoS并非凭空出现，它本质上是CoWoS的“面板化”演进。这意味着整个工艺链条需要重塑，而最大的增量机遇集中在TGV和RDL两大环节。

TGV工艺是为玻璃基板“打通神经”。其流程包括：激光诱导改性、刻蚀、清洗、双面电镀、退火、CMP（化学机械抛光）等。其中，超快激光打孔设备是关键。此外，面板级水平电镀设备、CMP设备的需求将被显著拉动。

RDL工艺则是“铺设血管”。随着芯片互联密度提升，RDL金属层数翻倍，铜凸点间距缩小至5微米。这直接拉动了直写光刻设备、刻蚀、薄膜沉积及检测设备的需求。尤其是AOI（自动光学检测）设备，因玻璃基板工艺的全新良率挑战，其重要性空前提升。

预期差与时间表：比想象的更快、更广

市场当前的主流观点存在两点显著“预期差”：

1. 应用范围比想象中更广。市场主要关注CoPoS作为“中介层”替代CoWoS。但研报指出，玻璃基板的低损耗、高密度优势，使其在IC载板替代、射频FOPLP封装以及CPO（共封装光学） 领域具备同样广阔的空间。尤其是在1.6T及以上速率的光模块中，玻璃基板凭借其优异的高频性能和光波导集成能力，被认为是CPO的核心载体。

2. 落地节奏可能比预期更快。尽管台积电将CoWoS的中介层上限提升至14倍光罩，可能推迟CoPoS大规模量产的紧迫性（Trendforce预计2028年量产），但在IC载板和CPO等新兴应用上的进展，将加速玻璃基板的商业化落地。例如，Intel已在2026年初推出了采用800微米玻璃基板的EMIB封装样品。

CoPoS技术将重塑先进封装价值链。传统封测厂需向上游玻璃基板及材料领域延伸，以掌握TGV、RDL等核心工艺能力；而面板制造商则可能凭借玻璃基板加工优势向下游封装环节渗透，产业链分工面临重构。

从投资逻辑看，三大环节有望受益：一是玻璃基板与上游材料，具备TGV全制程能力及玻璃载板量产经验的企业将率先受益；二是核心设备，包括超快激光打孔、面板级电镀、CMP平坦化、直写光刻及检测设备等需求将显著提升；三是封装测试，拥有玻璃覆晶工艺积累的封测厂有望向TGV先进封装拓展。随着台积电试产线推进及下游客户验证落地，上述环节的增量空间正逐步打开。